Layerscape® 1012A Low Power Processor

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ブロック図

LS1012A Block Diagram

LS1012A Block Diagram

Features

Core Complex

  • Single 600 MHz or 1GHz Arm® Cortex®-A53 core
  • 32 KB-I and 32 KB-D ECC protected cache
  • 256 KB L2 ECC protected cache
  • Over 4000 Coremarks performance

Networking Elements

  • Three-lane SerDes up to 6 GHz multiplexed across controllers supporting
    • One PCI Express® Gen 2 interface
    • One SATA 3.0 Interface
    • Two 1Gb or 2.5Gb Ethernet Controllers

Accelerators and Memory Controllers

  • Packet Forwarding Engine
  • Integrated security engine (SEC)
  • 16-bit DDR3L Memory Controller
  • QuadSPI Flash Memory Interface

Basic Peripherals and Interconnect

  • 1x USB 3.0 + PHY
  • 1x USB 2.0 + ULPI
  • 1x SPI, 2x I2C
  • 2x SD3.0 / SDIO / eMMC
  • 2x UART
  • 5x I2S

Additional Features

  • QorIQ® Trust Architecture
  • Arm TrustZone
  • 9.6 x 9.6mm L-BGA package

購入/パラメータ










































































































ドキュメント

クイック・リファレンス ドキュメンテーションの種類.

1-5 の 27 ドキュメント

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デザイン・ファイル

ハードウェア

クイック・リファレンス ボードタイプ.

5 ハードウェア提供

ソフトウェア

クイック・リファレンス ソフトウェア・タイプ.

1-5 の 7 ソフトウェア・ファイル

全て表示

注: より快適にご利用いただくために、ソフトウェアのダウンロードはデスクトップで行うことを推奨します。

エンジニアリング・サービス

3 エンジニアリング・サービス

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トレーニング

4 トレーニング

サポート

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